Implement the physical design (RTL to GDS) to achieve the best PPA
Floorplanning & powerplanning include hard-macro placement
Optimize block partitioning to enhance TAT (turn-around-time) and quality
Perform place, CTS include H-tree & clock-mesh, and route optimizations
Check & fix DRC/DFM, static/dynamic IR-drop, and EM violations
IREM (IR-drop & Electro-Migration) fix, DRC/DFM/LVS/PERC check, GDS delivery
Propose architectural changes to enhance design QoR (quality of result) from a physical point of view
Support DSPs and/or contractors to do their best within the target TAT

Bachelor's or higher degree in Electrical Engineering or equivalent practical experience
Minimum of 8-year experience with EDA tool workflows in a semiconductor environment
Proficiency in scripting languages (e.g., Tcl, Perl, or Python) for workflow automation and data visualization
Extensive experience in physical design processes and tools for automating RTL to GDS workflows
A strong understanding of the relationship between die and package
Experience leading one or more aspects of physical design
Experience in extraction of design parameters, summarizing Quality of Results (QoR), and analyzing trends to improve QoR

전형절차

참고사항

본 공고는 모집 완료 시 조기 마감될 수 있습니다.
지원서 내용 중 허위사실이 있는 경우에는 합격이 취소될 수 있습니다.
채용 및 업무 수행과 관련하여 요구되는 법령 상 자격이 갖추어지지 않은 경우 채용이 제한될 수 있습니다.
보훈 대상자 및 장애인 여부는 채용 과정에서 어떠한 불이익도 미치지 않습니다.
담당 업무 범위는 후보자의 전반적인 경력과 경험 등 제반사정을 고려하여 변경될 수 있습니다. 이러한 변경이 필요할 경우, 최종 합격 통지 전 적절한 시기에 후보자와 커뮤니케이션 될 예정입니다.
채용 관련 문의사항은 아래 메일 주소로 문의바랍니다.
recruit@rebellions.ai