Digital Physical Implementation (경력)

주요 업무

• RTL-to-GDS Implementation 및 Design Sign-off 검증
• Logic Synthesis 및 전력·면적·타이밍 최적화(PPA Optimization)
• RTL Quality Sign-off를 위한 Lint Check 및 CDC/RDC 분석·검증
• Design For Test(DFT), Scan Insertion, Memory/Logic BIST 설계 및 ATPG 패턴 생성·Fault Coverage 분석
• Multi-Corner 조건에서의 Static Timing Analysis(STA) 및 Timing Constraint(SDC) 생성·검증

자격 요건

• 관련 경력 보유
• 전자공학 전공 학사 이상의 학위
• Verilog/SystemVerilog 문법에 대한 이해와 RTL 구조 분석 능력
• Logic Synthesis 및 Timing Constraint(SDC) 작성·검증에 대한 이해
• STA의 기본 개념(Setup/Hold, Recovery/Removal 등)에 대한 이해

기술 · 도구 — 5개 전부

우대 사항

• Synthesis Tool(Synopsys Design Compiler, Cadence Genus 등) 활용 경험
• Lint/CDC Tool(SpyGlass, Questa CDC, VC SpyGlass 등) 활용 경험
• STA Tool(PrimeTime, Tempus 등) 활용 경험
• DFT Tool(Tessent, DFT Compiler, TetraMAX 등) 활용 경험

근무 조건

근무지

제공정보 없음

경력

경력

마감

2026-12-06 (D-24)

처음 확인

2026-11-12