물리설계·PnR 채용 13

Verilog-HDL로 SoC Top과 IP를 통합·검증하고 ASIC Design Flow를 수행할 시스템 반도체 설계 경력 2년 이상

합성부터 STA·DFT·Low Power 구현까지 시스템 반도체의 Physical Implementation을 담당할 경력 3년 이상

SoC의 PnR과 저전력·Flip-Chip Flow, IR Drop·EM 해석과 Physical Verification을 맡을 경력 2년 이상

초저전력 full-custom 회로와 datapath를 설계하고 양산 지원·실리콘 평가까지 맡을 mixed-signal IP 설계 엔지니어

GPU IP를 NPU 중심 AI 추론 SoC에 통합하고 AMBA·NoC 데이터 경로를 최적화할 엔지니어 (경력 5년 이상)

온디바이스 AI 반도체의 Top-Level RTL 통합과 클럭·파워 도메인, STA 타이밍 클로저를 맡을 설계 엔지니어 (5년 이상)

RTL to GDS 물리 구현으로 최적 PPA를 달성하고 IR-drop·EM 등 위반을 해결할 Physical Design 엔지니어 (EDA 툴 경험 8년 이상)

RTL to GDS physical design으로 최적 PPA를 구현하고 STA·timing sign-off를 담당할 엔지니어 (경력 8년 이상)

복잡한 SoC의 top-level 아키텍처 설계와 RTL 통합, tape-out까지 맡을 설계 엔지니어 (RTL·SoC 5년 이상)

외부 DDR 컨트롤러·PHY IP를 SoC에 통합하고 pre/post-silicon 검증과 양산 테스트까지 맡을 메모리 서브시스템 엔지니어

NPU 칩의 RTL-to-GDSII 물리 설계와 PPA 최적화를 담당할 엔지니어 (ASIC 물리 설계 10년 이상)

AI 하드웨어 프로세서를 겨냥해 Verilog/SystemVerilog RTL과 SoC top-level 통합·검증을 담당할 설계 엔지니어

CXL 기반 메모리 디바이스의 ASIC Top을 integration하고 합성·검증할 SoC 설계 엔지니어